MT41K512M16VRP-107 IT:P

MT41K512M16VRP-107 IT:P to motoryzacyjna pamięć SDRAM DDR3L TwinDie 1,35 V. Ten szybki układ pamięci DRAM z CMOS jest skonfigurowany wewnętrznie jako dwa 8-bankowe urządzenia DDR3L SDRAM. Pamięć DDR3L SDRAM wykorzystuje architekturę o podwójnej szybkości transmisji danych. Architektura 8n-prefetch ma interfejs zaprojektowany do przesyłania dwóch słów danych na cykl zegara w wyprowadzaniach sferycznych we/wy. Pojedynczy dostęp do odczytu lub zapisu składa się z pojedynczego transferu danych o szerokości 8n-bitów, cyklu jednego zegara w wewnętrznym rdzeniu DRAM oraz ośmiu odpowiednich transferów danych o szerokości n-bitów i cyklu pół zegara na wyprowadzeniach sferycznych I/O. Pamięć DDR3 SDRAM działa w oparciu o zegar różnicowy (CK i CK#). Przecięcie CK przechodzącego na HIGH i CK# przechodzącego na LOW jest określane jako dodatnie zbocze CK. Sygnały sterujące, poleceń i adresowe są rejestrowane na każdym dodatnim zboczu CK.

• Kompatybilność wsteczna z VDD = VDDQ = 1,5 V ±0,075 V
• Różnicowe, dwukierunkowe strobowanie danych, architektura 8n-bit ze wstępnym pobraniem danych
• Nominalne i dynamiczne zakończenie na matrycy (ODT) dla sygnałów danych, stroboskopowych i maskujących
• Programowalne opóźnienie CAS (READ) (CL), programowalne opóźnienie addytywne CAS (AL)
• Stała burst lenght (BL) wynosi 8, burst chop (BC) wynosi 4 (poprzez zestaw rejestrów trybu [MRS])
• Temperatura samoodświeżania (SRT), automatyczne samoodświeżanie (ASR), poziomowanie zapisu
• AEC-Q100, przesyłanie PPAP, czas reakcji 8D
• Obudowa FBGA z 96 wyprowadzeniami
• Zakres temperatury przemysłowej od -40°C ≤ TC ≤ +95°C
• Czas cyklu 1,07 ns przy CL = 13 (DDR3-1866), konfiguracja 512 Meg x 16