Drukuj stronę
MT53E2G64D8TN-046 WT:C
DRAM, Mobile LPDDR4, 128 Gbit, 2G x 64bit, 2.133 GHz, LFBGA, 556 piny/-ów
Obraz tylko do celów poglądowych. Skorzystaj z opisu produktu.
ProducentMICRON
Nr części producentaMT53E2G64D8TN-046 WT:C
Nr katalogowy Farnell4050886
Karta katalogowa
Dostępne do zamówienia
Zgłoś tutaj swoje zainteresowanie
| Ilość | Cena (bez VAT) |
|---|---|
| 1+ | 852,780 zł |
| 5+ | 835,730 zł |
Cena netto dlasztuka
Minimum: 1
Wiele: 1
852,78 zł (bez VAT)
Uwagi na temat danego wiersza
Dodano do potwierdzenia zamówienia, faktury i potwierdzenia wysyłki tylko dla tego zamówienia.
Ten numer zostanie dodany do potwierdzenia zamówienia, faktury, potwierdzenia wysyłki, wiadomości e-mail z potwierdzeniem i etykiety produktu.
Informacje o produkcie
ProducentMICRON
Nr części producentaMT53E2G64D8TN-046 WT:C
Nr katalogowy Farnell4050886
Karta katalogowa
Rodzaj DRAMMobile LPDDR4
Gęstość pamięci128Gbit
Konfiguracja pamięci2G x 64bit
Maks. częstotliwość zegara2.133GHz
Obudowa układu ICLFBGA
Liczba pinów556Pins
Napięcie zasilania, znamionowe1.1V
Montaż układu ICMontaż powierzchniowy
Temperatura robocza, min.-25°C
Temperatura robocza, maks.85°C
Asortyment produktów-
Substancje SVHCNo SVHC (17-Dec-2015)
Specyfikacja
MT53E2G64D8TN-046 WT:C is a 16Gb mobile low-powerDDR4 SDRAM with low VDDQ. It is a high-speed, CMOS dynamic random-access memory device. This device is internally configured with 2 channels or 1 channel ×16 I/O, each channel having 8-banks. It has selectable output drive strength (DS), clock-stop capability. It has programmable VSS (ODT) termination, single-ended CK and DQS support.
- Operating voltage is 1.10V (VDD2)/0.60V or 1.10V (VDDQ)
- 2Gig x 64 configuration, LPDDR4, 8 die addressing, C design
- Packaging style is 556-ball LFBGA 12.4 x 12.4 x 1.23mm (Ø0.24 SMD)
- Cycle time is 046 = 468ps, ᵗCK RL = 36/40, clock rate is 2133MHz
- Operating temperature range is –25°C to +85°C, data rate per pin is 4266Mb/s
- 16n prefetch DDR architecture, 8 internal banks per channel for concurrent operation
- Single-data-rate CMD/ADR entry, bidirectional/differential data strobe per byte lane
- Programmable READ and WRITE latencies (RL/WL), Upto 8.5 GB/s per die x16 channel
- Programmable and on-the-fly burst lengths (BL = 16,32), partial-array self refresh (PASR)
- Directed per-bank refresh for concurrent bank operation and ease of command scheduling
Specyfikacje techniczne
Rodzaj DRAM
Mobile LPDDR4
Konfiguracja pamięci
2G x 64bit
Obudowa układu IC
LFBGA
Napięcie zasilania, znamionowe
1.1V
Temperatura robocza, min.
-25°C
Asortyment produktów
-
Gęstość pamięci
128Gbit
Maks. częstotliwość zegara
2.133GHz
Liczba pinów
556Pins
Montaż układu IC
Montaż powierzchniowy
Temperatura robocza, maks.
85°C
Substancje SVHC
No SVHC (17-Dec-2015)
Dokumentacja techniczna (1)
Ustawodawstwo i kwestie dotyczące ochrony środowiska
Kraj pochodzenia:
Kraj, w którym odbył się ostatni istotny etap procesu produkcjiKraj pochodzenia:Taiwan
Kraj, w którym odbył się ostatni istotny etap procesu produkcji
Kraj, w którym odbył się ostatni istotny etap procesu produkcjiKraj pochodzenia:Taiwan
Kraj, w którym odbył się ostatni istotny etap procesu produkcji
Taryfa celna:85423239
US ECCN:EAR99
EU ECCN:NLR
Zgodny z RoHS:Tak
RoHS
Ftalany zgodne z dyrektywą RoHS:Tak
RoHS
Substancje SVHC:No SVHC (17-Dec-2015)
Pobierz certyfikat zgodności produktu
Świadectwo zgodności produktu
Ciężar (kg):.000001
Śledzenie produktu